摘要:本发明公开了一种DDR4标准的输入接收器电路，包括第一晶体管MP1、第二晶体管MP2、第三晶体管MP3、第四晶体管MP4、第五晶体管MP5、第六晶体管MN1、第七晶体管MN2、第八晶体管MN3、第九晶体管MN4、第一反相器、第二反向器、第三反相器和第四反相器，其中MN4、MP5组成占空比调节电路，用于改善输出占空比。本发明的DDR4标准高速接收器电路具有结构简单、传输带宽高、传输延时小等优点。

1.一种DDR4标准的输入接收器电路，其特征在于，包括第一晶体管MP1、第二晶体管MP2、第三晶体管MP3、第四晶体管MP4、第五晶体管MP5、第六晶体管MN1、第七晶体管MN2、第八晶体管MN3、第九晶体管MN4、第一反相器、第二反向器、第三反相器和第四反相器，其中第一晶体管MP1栅极接使能控制IE端，漏极接第三晶体管MP3、第六晶体管MN1漏极，源极接电源电压VDD；第二晶体管MP2栅极接使能控制IE端和第四反相器输入端，漏极接第四晶体管MP4、第七晶体管MN2漏极和第一反相器输入端，源极接电源电压VDD；第三晶体管MP3栅极和漏极短接后，接第一晶体管MP1、第七晶体管MN2漏极，源极接电源电压VDD；第四晶体管MP4栅极接第三晶体管MP3栅极，漏极接第二晶体管MP2、第七晶体管MN2漏极及第一反相器输入端，源极接电源电压VDD；第五晶体管MP5栅极接第四反相器输出端，漏极接第九晶体管MN4漏极，源极接电源电压VDD；第六晶体管MN1栅极接INN输入，漏极接第一晶体管MP1、第三晶体管MP3漏极，源极接第七晶体管MN2源极和第八晶体管MN3漏极；第七晶体管MN2栅极接INP输入，漏极接第二晶体管MP2、第四晶体管MP4漏极及第一反相器输入端，源极接第六晶体管MN1源极和第八晶体管MN3漏极；第八晶体管MN3栅极接IE端口，漏极接第六晶体管MN1、第七晶体管MN2源极，源极接地；第九晶体管MN4栅极接第一方向器输入端，漏极接第五晶体管MP5漏极，源极接第二反向器输出端和第三反相器输入端，第一反相器输出端接第二反向器输入端。